📄 상태 천이도📄 회로 코드module seq_det_mealy(clk, rst, din_bit, dout_bit, state_reg, next_state); input clk, rst, din_bit; // din_bit : 입력값 output dout_bit; // 출력값. : 1이나 0이 연속으로 들어오면 1을, 아닌 경우 0을 출력한다. output reg [2:0] state_reg, next_state; // 상태 선언 parameter start = 3'b000; parameter rd0_once = 3'b001; parameter rd1_once = 3'b010; parameter rd0_twice = 3'b011; parameter rd1_twice = 3'b100; // Next..