Electronic Engeneering/Hardware Description Language 2

Mealy FSM 회로 (연속된 0또는 1 입력 검출기)

📄 상태 천이도📄 회로 코드module seq_det_mealy(clk, rst, din_bit, dout_bit, state_reg, next_state); input clk, rst, din_bit; // din_bit : 입력값 output dout_bit; // 출력값. : 1이나 0이 연속으로 들어오면 1을, 아닌 경우 0을 출력한다. output reg [2:0] state_reg, next_state; // 상태 선언 parameter start = 3'b000; parameter rd0_once = 3'b001; parameter rd1_once = 3'b010; parameter rd0_twice = 3'b011; parameter rd1_twice = 3'b100; // Next..

Verilog 자판기 설계 (code, tb, RTL 합성회로, 파형)

시간 기반 할인과 잔액 반환을 지원하는 스마트 자판기  📍회로 기능 설명이 자판기 회로는 FSM(유한 상태 기계)을 기반으로 동전 투입, 상품 선택 및 배출, 잔액 반환 기능을 구현한 시스템입니다. 기본적으로 IDLE(대기) 상태에서 동전이 투입되면 잔액이 갱신되며, 사용자가 상품을 선택하면 DISPENSE(상품 배출) 상태로 전환되어 상품을 배출하고 잔액을 차감합니다. 이때, 1/8 분주기(Clock Divider)를 활용하여 일정 간격으로 할인 기능이 활성화되며, 할인 조건이 활성화된 경우 상품을 50% 할인된 가격으로 구매할 수 있습니다. 반환 버튼이 눌릴 경우 RETURN(잔액 반환) 상태로 전환되어 남은 잔액만큼 동전을 반환하며, 스텝 모터 제 어를 통해 동전 반환을 정밀하게 수행합니다. 반환..